在4月26日的2023年北美技术研讨会上，台积电披露了有关其即将在 2025 年至 2026 年及以后推出的 N2 2nm 生产节点计划的更多详细信息。台积电的N2系列制造技术将扩展其他变化，包括具有背面供电功能的N2P和用于高性能计算的N2X。在这些即将推出的N2代工艺节点之间，台积电正在制定路线图，以继续其提高晶体管性能效率，优化功耗和提高晶体管密度的不懈步伐。
台积电去年推出的初始N2制造工艺将成为代工厂第一个使用全能栅极（GAAFET）晶体管的节点，台积电称之为纳米片晶体管。GAAFET与当前的FinFET晶体管相比的优势包括更低的漏电流（因为通道的所有四个侧面都存在栅极），以及能够调整通道宽度以获得更高的性能或更低的功耗。
台积电在去年推出这项技术时表示，在相同的功率和复杂性下，它将使晶体管性能提高10%至15%，或者在相同的时钟和晶体管数量下将功耗降低25%至30%。该公司还表示，N2将提供比N3E高15%以上的“混合”芯片密度，这比去年宣布的10%的密度增加有所增多。
该公司表示，N2技术开发正在按计划进行，该节点将在2025年（可能是2025年下半年）进入大批量生产。该公司还表示，在进入HVM的两年前，其Nanosheet GAA晶体管性能达到了其目标规格的80%以上，256Mb SRAM测试IC的平均良率超过50%。
“台积电纳米片技术展示了出色的电源效率和更低的Vmin，最适合节能计算范式，”台积电的一份声明中写道。
N2P 在 2026 年获得背面供电
台积电的N2系列将在2026年的某个时候发展，届时该公司计划推出其N2P制造技术。N2P将为N2的Nanosheet GAA晶体管添加背面电源轨。
背面供电旨在通过将电源轨移动到背面来解耦 I/O 和电源线，从而解决诸如后端 （BEOL） 中电阻升高等挑战。反过来，这将提高晶体管性能并降低其功耗。此外，背面供电消除了数据和电源连接之间的一些潜在干扰。
背面供电是一种创新，其重要性怎么强调都不为过。多年来，芯片制造商一直在与芯片供电电路中的阻力作斗争，而后端供电网络（PDN）是解决这些问题的另一种方法。此外，去耦PDN和数据连接也有助于缩小面积，因此与N2相比，N2P有望进一步提高晶体管密度。
目前，台积电尚未透露有关N2P的性能，功耗和面积（PPA）优于N2的任何数字。但根据我们从行业消息来源听到的消息，仅背面电源轨就可以带来个位数的功率改进和两位数的晶体管密度改进。
台积电表示，N2P有望在2026年投入生产，因此我们可以推测，第一批基于N2P的芯片将在2027年上市。这个时间表将使台积电在后端电源方面落后竞争对手英特尔大约两年，假设他们能够在 2024 年按时交付自己的 20A 工艺。
除了可能成为台积电 2nm 代工艺的主力军的 N2P 之外，台积电还在准备 N2X。这将是为高性能计算（HPC）应用量身定制的制造工艺，如高端CPU，这些应用需要增加电压和时钟。该代工厂没有概述该节点与N2、N2P和N3X相比的具体优势，但与所有性能增强型节点一样，实际优势预计将在很大程度上取决于设计技术协同优化（DTCO）的实践程度。
除了发布一些2nm工艺节点计划的新公告外，台积电还在北美技术研讨会上发布了其2023年N3系列工艺技术的进展和路线图更新。作为台积电的最后一代基于FinFET的工艺节点，N3系列预计将在未来许多年内以某种形式保持存在，成为不需要更尖端的基于GAAFET工艺的客户可用的最密集节点。
台积电在N3方面的重大路线图更新是N3P及其高性能变体N3X。正如台积电今天透露的那样，N3P将是N3E的光学缩小版，与N3E相比，提供增强的性能，更低的功耗和更高的晶体管密度，同时保持与N3E设计规则的兼容性。同时，N3X将把极致性能与3nm级密度相结合，为高性能CPU和其他处理器提供更高的时钟速度。
台积电的N3（3nm级）工艺技术系列由多种变体组成，包括基准N3（又名N3B），降低成本的宽松N3E，增强性能和芯片密度的N3P，以及具有更高电压容差的N3X。去年，该公司还谈到了晶体管密度最大化的N3S，但今年该公司仍然对这个节点守口如瓶，在其幻灯片中没有提到它。
台积电的原版N3节点具有多达25个EUV层，台积电在其中的一些上使用EUV双图案，以实现比N5更高的逻辑和SRAM晶体管密度。EUV步骤通常很昂贵，而EUV双重图案化进一步推高了这些成本，这就是为什么这种制造工艺只被少数不关心所需高额费用的客户使用的原因。
台积电的大多数客户对3nm级工艺感兴趣，预计将使用宽松的N3E节点，据台积电称，该节点正在按计划实现其性能目标。N3E 使用多达 19 个 EUV 层，完全不依赖 EUV 双重图案，降低了其复杂性和成本。代价是N3E提供的逻辑密度低于N3，并且SRAM单元尺寸与台积电的N5节点相同，因此对于那些追求密度/面积增益的客户来说，它的吸引力较小。总体而言，N3E承诺提供更宽的工艺窗口和更好的良率，这是芯片制造中的两个关键指标。
“N3E在良率，工艺复杂性方面将优于N3，这直接转化为更宽的工艺窗口，”台积电业务发展副总裁Kevin Zhang说。
在 N3E 之后，台积电将继续使用 N3P 优化 N3 系列的晶体管密度，N3P 将通过提供改进的晶体管特性建立在 N3E 的基础上。改进的工艺节点将使芯片设计人员能够在相同的泄漏下将性能提高 5%，或者在相同的时钟下将功耗降低 5% ~ 10%。新节点还将为“混合”芯片设计增加 4% 的晶体管密度，台积电将其定义为由 50% 逻辑、30% SRAM 和 20% 模拟电路组成的芯片。
作为N3P讨论的一部分，台积电强调，密度改进是通过调整其扫描仪的光学性能来实现的。因此，台积电很可能能够缩小所有类型的芯片结构，这将使N3P成为SRAM密集型设计的有吸引力的节点。
“N3P是一种性能提升，它的性能提高了5%，至少比N5E高3%，”张解释说。它还具有2%的光学收缩，使晶体管密度达到1.04倍。
由于N3P是N3E的光学收缩，它将保留N3E的设计规则，使芯片设计人员能够在新节点上快速复用N3E IP。因此，N3P也有望成为台积电最受欢迎的N3节点之一，预计Cadence和Synopsys等IP设计公司将为该工艺技术提供各种IP，从而在此过程中获得与现有N3E向前兼容的好处。台积电表示，N3P将于2024年下半年投入生产。
最后，对于CPU和GPU等高性能计算应用的开发人员，台积电在过去几代中一直提供其X系列高压，以性能为中心的节点。正如在去年的活动中披露的那样，N3系列将获得自己的X变体，其名称恰如其分地命名为N3X节点。
与N3E相比，N3X预计将提供至少5%的时钟速度比N3P高。这是通过使节点更能耐受更高电压来实现的，允许芯片设计人员提高时钟速度以换取更高的整体泄漏。
台积电声称N3X将支持（至少）1.2v的电压，这对于3nm级制造工艺来说是一个相当极端的电压。反过来，泄漏成本是巨大的，台积电预计，在更平衡的N250P节点上，漏电将增加3%。这强调了为什么N3X实际上仅适用于HPC级处理器，并且芯片设计人员需要格外小心以控制其最强大（和耗电）的芯片。
至于晶体管密度，N3X将提供与N3P相同的密度。台积电尚未评论它是否还将保持与N3P和N3E的设计规则兼容性。
台积电当前路线图中的最后一个N3系列节点，该公司表示N3X将在2025年投入生产。
在会上，台积电还披露了TSMC 3DFabric先进封装和硅堆叠——TSMC 3DFabric 系统集成技术的主要新发展，当中包括：
以及使用 N4PRF 突破 CMOS 射频技术的极限——除了 2021 年宣布的 N6RF 技术，台积电还在开发 N4PRF，这是业界最先进的 CMOS 射频技术，适用于 WiFi 7 射频片上系统等数字密集型射频应用。与 N6RF 相比，N4PRF 在相同速度下支持高 1.77 倍的逻辑密度和低 45% 的逻辑功耗。
台积电还表示，今年将发布新软件，以帮助开发先进汽车计算机芯片的客户更快地利用其最新技术。
台积电是全球最大的半导体合约制造商。恩智浦半导体和意法半导体等许多汽车行业最大的芯片供应商都选择台积电制造芯片。但与消费电子产品中的芯片相比，汽车芯片必须满足更高的坚固性和寿命标准。台积电拥有用于汽车行业的特殊制造工艺，通常比消费类芯片的类似工艺晚几年。
过去，汽车芯片公司需要额外的时间来为那些专门的生产线创建芯片设计。结果是汽车芯片可能比最新智能手机中的芯片落后数年。在技术大会上，台积电推出了新软件，使汽车芯片设计人员能够提前两年左右开始设计工作。这将使这些公司能够使用台积电 N3 芯片制造技术的汽车版本——这是消费设备的当前技术水平——一旦台积电在 2025 年推出汽车级版本。
“从历史上看，汽车一直远远落后于消费者，”台积电业务发展副总裁 Kevin Zhang 在新闻发布会上表示。“那是过去。这使我们的汽车客户能够更早地开始他们的设计——事实上，比之前早了两年。”
Zhang 说，在新冠疫情和随之而来的汽车半导体短缺之前，汽车制造商通常将重要的芯片技术决策留给供应商。但现在，这些供应商和汽车制造商经常与台积电直接讨论。“他们充分意识到他们需要直接接触硅技术选择，” Zhang 说。“在过去的几年里，我亲自会见了许多主要的汽车业首席执行官...我们在前期与他们密切合作。”
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